來源：半導體行業觀察網，謝謝。
過去幾年興起的人工智能浪潮里，GPU、FPGA和ASIC因為各具特點，被開發者應用到不同的領域中去，人們在過去的AI芯片選型，也基本脫離不了這個范疇。但進入今天，這種格局也許就要被改變了。
日前，來自美國的eFPGA供應商Achronix宣布，該公司基于臺積電7nm工藝打造的，帶有機器學習處理器（MLP）的第四代Speedcore eFPGA IP Speedcore Gen4將會在明年上半年正式量產。
據Achronix市場營銷副總裁Steve Mensor介紹，與上一代的產品相比，Speedcore Gen4的性能同比提升了60％、功耗降低50％、芯片面積也縮小65％。新加入的機器學習處理器（MLP）單元模塊為人工智能/機器學習（AI / ML）應用提供高出300％的性能。
由此可見，這個新的eFPGA IP產品的面世，給AI加速提供了新的選擇。
Achronix是一家以提供高性能現場可編程邏輯門陣列（FPGA）解決方案和支持性設計工具而出名的企業。2016年，公司更是率先宣布，其Speedcore 嵌入式FPGA（eFPGA） IP產品實現了量產供應，幫助客戶在自己的SoC中實現了可編程邏輯的集成。
作為一款可以集成到ASIC和SoC之中的嵌入式FPGA（eFPGA）產品，Speedcore IP能夠滿足客戶對其邏輯、RAM和DSP等資源的定制需求，而Achronix就會為其配置滿足其需求的Speedcore IP。最后這些Speedcore查找表（LUT）、RAM單元模塊和DSP64單元模塊可以像樂高積木一樣進行組合，以便為特定的應用創建優化的可編程功能。
按照Achronix方面的說法，與一款獨立的FPGA芯片相比，在SoC中嵌入Speedcore技術將帶來多項好處。當中包括了高出10倍的帶寬、低100倍的延遲、低10倍的成本和功耗降低50%。將Speedcore技術嵌入到復雜的SoC中，除了直接獲得物理上的各項優勢，設計人員還可以為其SoC設計增加獨有的、長期的價值；將作為可配置的協處理器和硬件加速器，Speedcore IP能夠支持各種各樣的任務，其比特位導向（bit-oriented）FPGA架構，比字段導向（word-oriented）的CPU架構顯著更為高效，尤其適用于諸如SQL卸載、在線I/O處理、加密、搜索引擎算法性加速和增強多媒體處理等功能。
來到新一代的Speedcore Gen4架構中，Achronix將機器學習處理器（MLP）添加到Speedcore可提供的資源邏輯庫單元模塊中。“MLP模塊是一種高度靈活的計算引擎，它與存儲器緊密耦合，從而為人工智能和機器學習（AI / ML）應用提供了性能/功耗比最高和成本最低的解決方案”，Steve Mensor強調。
據介紹，新的Achronix機器學習處理器（MLP）是一個完整的人工智能/機器學習計算引擎，支持定點和多個浮點數格式和精度。每個機器學習處理器包括一個循環寄存器文件（Cyclical Register File），它用來存儲重用的權重或數據。各個機器學習處理器與相鄰的機器學習處理器單元模塊和更大的存儲單元模塊緊密耦合，以提供最高的處理性能、每秒最高的操作次數和最低的功率分集。這些機器學習處理器支持各種定點和浮點格式，包括Bfloat16、16位、半精度、24位和單元塊浮點。用戶可以通過為其應用選擇最佳精度來實現精度和性能的均衡。
為了補充機器學習處理器并提高人工智能/機器學習的計算密度，Speedcore Gen4查找表（LUT）可以實現比任何獨立FPGA芯片產品高出兩倍的乘法器。領先的獨立FPGA芯片在21個查找表可以中實現6x6乘法器，而Speedcore Gen4僅需在11個LUT中就可實現相同的功能，并可在1 GHz的速率上工作。當中的很多提升都是通過架構的創新實現的。
Speedcore Gen4的一些新的增強邏輯模塊
Steve Mensor表示，Speedcore Gen4查找表的所有方面都得到了增強，以支持使用最少的資源來實現各種功能，從而可縮減面積和功耗并提高性能。其中的更改包括將ALU的大小加倍、將每個LUT的寄存器數量加倍、支持7位函數和一些8位函數、以及為移位寄存器提供的專用高速連接。其中的路由架構也借由一種獨立的專用總線路由結構得到了增強。
此外，在該路由結構中還有專用的總線多路復用器，可有效地創建分布式的、運行時可配置的交換網絡。這為高帶寬和低延遲應用提供了最佳的解決方案，并在業界首次實現了將網絡優化應用于FPGA互連。
面對數據速率的指數級增長、快速變化的安全協議、以及許多新的網絡和連接要求的新形勢，能夠重新編程的硬件加速器，可以實現預處理和卸載計算的Speedcore Gen4 eFPGA會成為AI加速器設計的新選擇。